Famille de la puce XC4VLX100-10FF1148I FPGAs Virtex-4 nouvelle et originale

Détail rapide :

Famille Virtex-4

Description :

Combinant l'architecture modulaire du bloc de silicium avancé (ASMBL™) avec une grande variété de configurations flexibles, la famille Virtex®-4 de Xilinx renforce considérablement le potentiel programmable de conception de logique, lui faisant une alternative puissante à la technologie d'ASIC. Virtex-4 FPGAs comportent trois familles-LX de plate-forme, FX, et choix et combinaisons multiples de SX-offre de caractéristique pour adresser toutes les applications complexes. La grande sélection de blocs de noyau de dur-IP de Virtex-4 FPGA inclut les processeurs de PowerPC® (avec une nouvelle interface d'APU), des impers d'Ethernet de tri mode, 622 Mb/s à 6,5 émetteurs-récepteurs périodiques de Gb/s, des tranches consacrées de DSP, des circuits ultra-rapides de gestion d'horloge, et des blocs source-synchrones d'interface. Les blocs constitutifs de base de Virtex-4 FPGA sont des améliorations de ceux trouvés dans le Virtex populaire, Virtex-E, Virtex-II, Virtex-II pro familles de produits X les pro, et de Virtex-II, ainsi les conceptions de précédent-génération sont à compatibilité ascendante. Les dispositifs Virtex-4 sont produits sur un processus de pointe d'en cuivre de 90 nanomètre employant 300 millimètres (12-inch) de technologie de gaufrette.

Applications :

• Trois familles — LX/SX/FX

- Virtex-4 LX : Solution performante d'applications de logique

- Virtex-4 SX : Solution performante pour des applications de traitement numérique du signal (DSP)

- Virtex-4 FX : Solution performante et complète pour des applications incluses de plate-forme

• Technologie d'horloge de Xesium™

- Blocs du directeur de pendule à lecture digitale (DCM)

- Diviseurs phase-assortis supplémentaires d'horloge (PMCD)

- Horloges globales différentielles

• Tranche de XtremeDSP™

- 18 x 18, le complément des two, ont signé le multiplicateur

- Étapes facultatives de canalisation

- Accumulateur intégré (48-bit) et additionneur/subtracteur

• Smart RAM Memory Hierarchy

- RAM distribué

- Blocs à double accès de 18-Kbit RAM

· Étapes facultatives de canalisation

· La logique programmable facultative de fifo remaps automatiquement des signaux de RAM comme signaux de fifo

- L'interface de mémoire ultra-rapide soutient la RDA et le DDR-2 SDRAM, le QDR-II, et le RLDRAM-II.

• Technologie de SelectIO™

- 1.5V à l'opération de l'entrée-sortie 3.3V

- Technologie source-synchrone intégrée de ChipSync™

- Arrêt actif à commande numérique de l'impédance (DCI)

- Opérations bancaires granuleuses fines d'entrée-sortie (configuration à une banque)

• Ressources flexibles de logique

• Chiffrage sûr de Bitstream de la puce AES

• processus de l'en cuivre CMOS de 90 nanomètre

• tension du noyau 1.2V

• Flip-Chip Packaging comprenant des choix sans Pb de paquet

• RocketIO™ 622 Mb/s à émetteur-récepteur de Multi-gigabit de 6,5 Gb/s (MGT) [FX seul]

• Noyau de processeur d'IBM PowerPC RISC [FX seulement]

- Noyau de PowerPC 405 (PPC405)

- Interface auxiliaire d'unité de processeur (coprocesseur d'utilisateur)

• Impers multiples d'Ethernet de Tri mode [FX seulement]

Caractéristiques :